10.2_Digital logic
1、险象
- 竞争现象：各路径上延迟时间的长短与信号经过的门的级数有关，与具体逻辑门的时延大小有关，还与导线的长短有关，输入信号经过不同路径到达输出端的时间也就有先有后。
- 险象：电路中竞争现象的存在，使得输入信号的变化可能引起输出信号出现非预期的错误输出。
- 非临界竟争：不产生错误输出的竞争
- 临界竟争：导致错误输出的竞争
2、险象的判断
当某个变量X同时以原变量和反变量的形式出现在函数表达式中，且在一定条件下该函数表达式可简化成X+┐X或者X· ┐X的形式时，则与该函数表达式对应的电路在X发生变化时，可能由于竞争而产生险象
- 代数法
- 卡诺图法
3、险象的消除——增加冗余项、增加惯性延时环节、选通法
- 代数法
- 卡诺图法
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